Ingénieur Vérification ASIC R&D (F/H/X) (H/F)

💼 Offre d'emploi

Type de contrat

Contrat à durée indéterminée

Durée de travail

Expérience

Débutant accepté

Salaire

Permis demandé

Aucune information

📍 Entreprise

Description de l'offre

En tant qu'organisateur de forums de recrutement, Talents Handicap accompagne de très nombreuses entreprises & organisations en France dans leurs recrutements de collaborateurs en situation de handicap. Participant actuellement à l'un de nos forums. L'entreprise Eviden recherche actuellement des profils : Dans le cadre du développement d'ASIC de types contrôleur réseau, routeur, contrôleur de cohérence de cache et processeur à destination des serveurs haut de gamme et haute performance Bull (serveurs « big data » et « exascale »), la mission consiste à participer à la vérification d'un ASIC complexe en utilisant les méthodologies de vérification fonctionnelle « Constraint-Random, Coverage Driven » sous-jacentes au standard de vérification UVM.Vous ferez partie de l'équipe de validation et aurez les responsabilités suivantes :  Acquérir la connaissance de l'architecture et la microarchitecture de l'ASIC en étudiant les spécifications et en interagissant avec les équipes d'architecture et de design logique ;  Rédaction des spécifications de vérification ;  Rédaction des plans de test en étroite collaboration avec l'équipe design logique ;  Développement des environnements de vérification (UVM-SystemVerilog/C++), les tests et les modèles de couverture ;  Suivre, analyser et debugger les erreurs de simulation ;  Suivre et analyser les résultats couverture des simulations pour améliorer les tests en conséquence et ainsi atteindre les objectifs de couverture dans les délais impartis.